HBM4는 6세대 고대역폭 메모리로 AI 가속기의 핵심 부품입니다. 2026년을 기점으로 본격적인 시장 확대가 예상되며, 이를 둘러싼 공급망 전체인 HBM4 관련주 및 밸류체인을 설명해 드리도록 하겠습니다.
HBM4란?
HBM4는 D램 칩을 수직으로 최대 16단까지 쌓아 초고속 데이터 전송을 가능하도록 만든 메모리입니다. 기존 HBM3 대비 주요 성능 향상 포인트는 아래 표와 같습니다.
| 항목 | HBM3 | HBM4 |
|---|---|---|
| 최대 적층 단수 | 12단 | 16단 |
| TSV(관통 전극) 수 | 1,024개 | 2,048개 |
| 데이터 전송 대역폭 | ~1.2 TB/s | ~1.8~2.0 TB/s |
| 공정 세대 | 1b나노 | 1c나노(삼성) / 1b나노(SK) |
TSV(Through Silicon Via, 실리콘 관통 전극)는 칩에 수천 개의 미세한 구멍을 뚫고 금속을 채워 전기 신호가 수직으로 이동하도록 만든 구조를 말합니다. 말로 표현하자면, 마치 빌딩의 엘리베이터처럼 여러 층의 칩을 수직으로 연결합니다.
HBM4에서 가장 눈에 띄는 변화는 데이터가 오가는 통로인 TSV 수가 1,024개에서 2,048개로 두 배 늘었다는 점입니다. 고속도로에 비유하면 왕복 4차선이 8차선으로 확장된 셈이고, 이 덕분에 AI 연산에 필요한 초대용량 데이터를 훨씬 빠르게 처리할 수 있게 됐습니다.
HBM4 관련주 및 밸류체인
HBM4 관련주를 알아보기 전에 먼저 밸류체인1을 알아보고, 관련주를 설명해 드리도록 하겠습니다.
HBM4 밸류체인
HBM4 밸류체인 전체 구조는 다음과 같습니다.
이 구조에서 중요한 점은 각 단계가 독립적으로 존재하는 것이 아니라 긴밀하게 맞물려 있다는 점입니다. 한 단계의 병목이 전체 AI 가속기 공급을 지연시킬 수 있기 때문에, 최근 TSMC의 CoWoS 패키징 라인 증설 속도가 엔비디아 GPU 공급의 실질적인 제약 요인이 됐던 것도 같은 맥락입니다.
HBM4 관련주
HBM4 관련주는 D램 칩 제조 단계부터 패키징 단계까지 나누어서 설명해 드리겠습니다.
전공정: D램 칩 제조 단계
- SK하이닉스: 현재 HBM 시장 점유율 약 50~60% 수준으로 1위
- 1b나노 공정으로 HBM4 양산 준비
- MR-MUF(매스리플로우-몰디드언더필) 방식 적용 중
- 삼성전자: 2026년 2월 HBM4 세계 최초 양산 출하
- 업계 최초로 1c나노(10나노급 6세대) 공정 도입
- 자체 성능 검증(PRA2) 완료 후 양산 체계 돌입
삼성전자가 주목받는 이유는 단순히 출하 시기 때문만은 아닙니다. 경쟁사보다 한 세대 앞선 1c나노3 공정을 HBM4에 먼저 적용함으로써, 같은 웨이퍼에서 더 많은 칩을 뽑아내는 원가 경쟁력을 확보했다는 점이 핵심입니다.
전공정 소부장 기업
전공정 단계에서 소부장 기업으로는 4개 기업이 있습니다.
1️⃣ 동진쎄미켐: EUV(극자외선) 감광액(포토레지스트) 국산화 1위, 1c D램 신소재 공급
2️⃣ 솔브레인: 식각4액(에칭 케미칼) 국내 점유율 약 85%, HBM4 1c D램 공정 소재 공급
3️⃣ 원익IPS: ALD5(원자층증착) 장비 국내 유일 기술 보유, 삼성+SK 양쪽 납품
4️⃣ 주성엔지니어링: ALD/CVD 장비, 공정 미세화 전환 수혜 기업
후공정: 적층∙패키징 단계
HBM4 밸류체인에서 가장 주목받는 구간입니다. 전공정에서 아무리 좋은 D램 칩을 만들어도, 이를 얼마나 정밀하게 쌓고 연결하느냐에 따라 최종 성능이 달라지기 때문입니다. HBM4에서는 적층 단수가 16단으로 늘어나면서 패키징 기술의 난도가 이전 세대보다 한층 높아졌습니다.
현재 주력은 “TC 본딩 + MR-MUF“입니다.
- TC 본딩(Thermal Compression Bonding, 열압착 본딩): 열과 압력으로 칩을 순서대로 쌓는 방식
- SK하이닉스가 HBM3E까지 주로 사용한 방식으로, 수율이 안정적
차세대 기술은 하이브리드 본딩입니다. 기존 TC 본딩 방식은 칩과 칩 사이를 ‘마이크로 범프’라는 작은 금속 돌기로 연결합니다. 반면 하이브리드 본딩은 이 범프를 없애고 구리와 구리를 직접 맞붙이는 방식입니다. 연결부 사이의 간격(피치6)이 10㎛ 이하로 줄어들어 같은 면적에 훨씬 많은 데이터 통로를 만들 수 있고, 열효율도 대폭 개선됩니다.
① TC 본딩 (열압착 본딩)
열과 압력으로 칩을 차례로 쌓는 방식 · 수율 안정적 · 현재 주력 공정
② 플럭스리스 TC 본딩
접합용 화학물질(플럭스) 없이 접합 · 오염 감소 · 수율 개선 과도기
③ Cu-Cu 다이렉트 본딩
구리와 구리를 범프 없이 직접 연결 · 접합 저항 감소 · 데이터 속도 향상
④ 하이브리드 본딩
금속+절연체 동시 접합 · 범프 완전 제거 · 열효율 100배 · 피치 10㎛ 이하
하이브리드 본딩이 당장 HBM4에 전면 도입되지 않는 이유는 수율과 비용 때문입니다. 전문가들에 따르면 하이브리드 본딩 적용 시 열효율이 기존 대비 최대 100배 개선되지만, 현재 수율은 기존 방식의 절반 수준에 불과합니다. 장비 가격도 매우 높아 HBM4E 또는 HBM5 세대에서 본격 도입될 것으로 업계는 보고 있습니다.
후공정 핵심 장비 기업
1️⃣ 한미반도체: TC본더 글로벌 점유율 약 71%, HBM 적층 공정의 핵심 장비 공급사. 2025년 HBM 수요 급증으로 창사 이래 최대 매출(5,767억 원) 기록
2️⃣ 세메스(삼성전자 자회사): 삼성전자 HBM4 하이브리드 본딩 장비 협력
3️⃣ 이오테크닉스: 레이저 드릴링 기술로 글라스 기판 공정 수혜
시스템 통합: CoWos와 어드밴스드 패키징
HBM4를 GPU에 연결하는 패키징 단계입니다.
2.5D 패키징: CoWoS(현재 주류)
현재 AI 가속기에서는 HBM과 GPU를 실리콘 인터포저7(중간 연결 기판) 위에 나란히 올려놓고 수평으로 연결하는 2.5D 방식이 표준입니다. TSMC의 CoWoS8가 대표적인 기술로, 수만 개의 미세 배선이 담긴 인터포저를 통해 두 칩이 초고속으로 통신합니다. 건물에 비유하면 두 건물을 지하 통로로 연결한 구조입니다.
3D 패키징(차세대 구조)
2.5D 방식의 한계를 넘기 위한 다음 단계가 3D 패키징입니다. HBM을 프로세서의 바로 위나 아래에 수직으로 쌓는 방식으로, 인터포저 없이 두 칩이 직접 통신하기 때문에 지연 시간과 전력 소비를 동시에 줄일 수 있습니다. 다만 두 칩을 수직으로 겹치면 발열이 집중되는 문제가 있어, 열 관리 기술이 상용화의 관건입니다.
패키징 관련 기업
1️⃣ TSMC: CoWoS 패키징 사실상 표준, 공급 속도가 AI 가속기 공급의 병목
2️⃣ 삼성전자 파운드리: 하이브리드 본딩 + CoWoS 계열 통합 전략 검토
3️⃣ SK하이닉스: 청주·이천·용인 클러스터 + 해외 거점 연계, HBM 패키징 전용 체계 구축
소부장 기업별 역할 정리
한미반도체
TC본더 · 글로벌 1위
HBM 적층 핵심 장비원익IPS
ALD / 세정 장비
전공정 미세화 대응주성엔지니어링
ALD / CVD 장비
공정 미세화 수혜유니셈
극저온 칠러 · 스크러버
발열 제어 · 가스 처리이오테크닉스
레이저 드릴링 · 마킹
글라스 기판 대응솔브레인
식각액 · 에폭시 밀봉재
16단 발열 제어 소재동진쎄미켐
EUV 감광액
1c 공정 소재후성
특수 가스
HBM 공정 핵심 소재프로브카드 전문사
고부가 프로브카드
미세 피치 대응 테스트이수페타시스
MLB 다층기판
AI 서버 기판 수혜주반도체 칩의 양불량을 가리기 위해 전기 신호를 보내는 검사 장비의 핵심 부품입니다. HBM4처럼 집적도가 높아질수록 더 정밀한 프로브카드가 필요합니다.
수요처: AI 가속기 시장
엔비디아는 차세대 AI 가속기 ‘블랙웰’ 아키텍처에 HBM4 탑재를 공식화했습니다. 주목할 점은 이번 세대부터 삼성전자와 SK하이닉스를 동시에 공급망에 올려두고 수율·성능·원가·납기 안정성을 비교 평가하는 구도를 만들었다는 것입니다. 메모리 업체 입장에서는 경쟁이 치열해지는 동시에, HBM4 공급 기회 자체가 더 넓어지는 양면적 상황이 됐습니다.
구글, AWS 등 빅테크 기업들도 자체 AI 칩(ASIC) 개발에 속도를 내고 있습니다. 현재는 HBM3E를 주력으로 채택하고 있지만, 자체 칩 성능 향상 로드맵에 맞춰 HBM4 전환을 단계적으로 준비 중입니다.
한눈에 보는 HBM4
설계 / 수요
AI 가속기 설계
파운드리
베이스 다이 생산
메모리 제조
전공정
제조사
소재
장비
후공정
적층 · 패키징
패키징
장비
테스트 · 기판
검사 · 기판 공급
MLCC 관련주 기업 분석, MLCC 관련주 기업 분석 글도 함께 참고해 보시기 바랍니다.
FAQ
Q1. HBM4와 HBM3는 무엇이 다른가요?
A1. 가장 눈에 띄는 차이는 적층 단수와 데이터 통로 수입니다. HBM3E는 최대 12단을 쌓고 TSV(관통 전극)가 1,024개인 반면, HBM4는 최대 16단에 TSV가 2,048개로 두 배 늘었습니다. 데이터 전송 대역폭도 약 1.2TB/s에서 최대 2TB/s 수준으로 높아집니다.
또 한 가지 중요한 변화는 베이스 다이(로직 칩)의 외부 위탁입니다. HBM3E까지는 메모리 업체가 베이스 다이를 직접 만들었지만, HBM4부터 SK하이닉스는 TSMC 첨단 공정에 베이스 다이 생산을 맡겨 고객사 맞춤 설계를 지원합니다. 단순한 성능 업그레이드를 넘어 구조 자체가 바뀐 세대 전환입니다.
Q2. HBM4는 언제부터 본격적으로 쓰이나요?
A2. 삼성전자가 2026년 2월 HBM4 세계 최초 양산 출하를 발표했고, SK하이닉스도 2026년을 목표로 양산 체제를 갖추고 있습니다. 다만 2026년 주력 제품은 여전히 HBM3E로, 전체 HBM 출하량의 약 3분의 2를 차지할 것으로 전망됩니다.
HBM4가 시장의 절반 이상을 차지하는 진정한 교체기는 2027년 이후로 예상됩니다. 엔비디아의 차세대 GPU ‘루빈(Rubin)’ 출하 시점이 HBM4 수요 확대의 핵심 변수입니다.
Q3. HBM4 시장에서 SK하이닉스와 삼성전자 중 누가 앞서 있나요?
A3. HBM3E까지는 SK하이닉스가 시장 점유율 50~60%로 압도적 1위를 유지했습니다. HBM4 세대에서는 삼성전자가 경쟁 구도를 좁히는 흐름입니다. 삼성은 경쟁사보다 한 세대 앞선 1c나노 공정을 HBM4에 최초 적용했고, 엔비디아도 이번 세대부터 두 업체를 동시에 평가하는 구도를 만들었습니다.
다만 수율 안정성과 실제 납품 물량 확보가 점유율을 결정하는 만큼, 2026년 하반기~2027년 공급 실적을 봐야 최종 판세를 가늠할 수 있습니다.
Q4. HBM4 밸류체인에서 가장 주목할 소부장 기업은 어디인가요?
A4. 분야별로 독점적 지위를 가진 기업들이 있습니다.
장비 분야에서는 HBM 적층의 핵심인 TC본더 글로벌 점유율 약 71%를 보유한 한미반도체가 가장 직접적인 수혜 기업으로 꼽힙니다. HBM 출하량이 늘수록 TC본더 주문이 비례해 증가하는 구조입니다.
소재 분야에서는 식각액 국내 점유율 약 85%의 솔브레인과 EUV 감광액 국산화 1위인 동진쎄미켐이 핵심 수혜주로 거론됩니다.
단, 소부장 기업 대부분이 삼성전자·SK하이닉스 매출 의존도가 높아 업황 변동 시 실적 변동성이 크다는 점은 유의해야 합니다.
Q5. 하이브리드 본딩은 HBM4에 바로 적용되나요?
A5. HBM4에는 바로 적용되지 않습니다. 현재 HBM4는 기존의 TC 본딩을 개선한 ‘플럭스리스 TC 본딩’ 방식으로 양산됩니다. 하이브리드 본딩은 수율이 기존 대비 절반 이하 수준이고 장비 비용도 높아 아직 상용화 단계가 아닙니다.
업계 전문가들은 하이브리드 본딩이 HBM4E 또는 HBM5(2027~2028년) 세대에서 본격 도입될 것으로 전망합니다. 도입 시 열효율이 기존 대비 최대 100배 개선되는 효과가 기대됩니다.
Q6. 일반 소비자용 PC나 스마트폰에도 HBM4가 사용되나요?
A6. 현재는 아닙니다. HBM4는 AI 모델 학습과 추론을 처리하는 데이터센터용 GPU·ASIC 가속기에 탑재되는 부품입니다. 제조 원가가 일반 D램의 수십 배에 달하고, 인터포저를 포함한 특수 패키징이 필요해 소비자 기기에 넣기엔 비용·물리적 제약이 큽니다.
스마트폰과 PC에는 LPDDR(저전력 D램)나 GDDR(그래픽 D램)이 사용됩니다. 다만 온디바이스 AI 성능 경쟁이 심화되면서 HBM 설계 원리가 모바일용 고성능 메모리에 부분 적용되는 방향으로 기술이 진화할 가능성은 있습니다.
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- 밸류체인(Value Chain, 가치사슬): 밸류체인이란 기업이 제품이나 서비스를 고객에게 제공하기까지 거치는 모든 활동을 하나의 연결된 과정으로 보고, 각 단계에서 창출되는 가치와 경쟁력을 분석하는 경영 기법입니다. 원자재 조달부터 생산, 물류, 마케팅, 판매, 고객 지원에 이르기까지 전 과정에서 부가가치가 어떻게 형성되는지를 살펴보는 데 활용됩니다. ↩︎
- PRA(Production Readiness Approval, 생산 준비 승인): 제품 출하 직전 단계로, 수율과 성능이 기준을 충족했음을 내부적으로 확인하는 절차입니다. ↩︎
- 1c나노: 삼성전자의 10나노급 6세대 D램 공정. 숫자가 작을수록 회로 선폭이 좁아 더 많은 회로를 작은 면적에 집적할 수 있습니다. 1a → 1b → 1c 순으로 세대가 진화합니다. ↩︎
- 식각(Etching): 반도체 웨이퍼 위에 회로 패턴을 새기기 위해 특정 부분을 화학적으로 녹여내는 공정입니다. ↩︎
- ALD(Atomic Layer Deposition, 원자층증착): 원자 한 층씩 차례로 쌓아 올리는 초정밀 박막 증착 기술. 반도체 회로가 나노미터 수준으로 작아질수록 필수적인 공정입니다. ↩︎
- 피치(Pitch): 반도체 접합부 사이의 간격. 피치가 작을수록 같은 면적에 더 많은 연결부를 배치할 수 있어 성능이 향상됩니다. ↩︎
- 인터포저(Interposer): HBM과 GPU 사이에서 신호를 중계하는 실리콘 기판. 수만 개의 미세 배선이 내장되어 있습니다. ↩︎
- CoWoS(Chip on Wafer on Substrate): TSMC의 어드밴스드 패키징 기술. HBM과 GPU를 실리콘 인터포저(중간 연결 기판) 위에 나란히 올려 초고속으로 연결합니다. ↩︎
